Modul


Allgemeine Informationen
ASIC-Design / VHDL
ASIC-Design / VHDL
BK107
Prof. Dr. Jetzek, Ulrich (ulrich.jetzek@fh-kiel.de)
Prof. Dr. Jetzek, Ulrich (ulrich.jetzek@fh-kiel.de)
Rohrandt, Christian (christian.rohrandt@fh-kiel.de)
Sommersemester 2019
1 Semester
In der Regel im Sommersemester
Englisch
Studiengänge und Art des Moduls (gemäß Prüfungsordnung)

Kompetenzen / Lernergebnisse
Kompetenzbereiche: Wissen und Verstehen; Einsatz, Anwendung und Erzeugung von Wissen; Kommunikation und Kooperation; Wissenschaftliches Selbstverständnis/Professionalität.
Students have understood the concept, syntax and semantics of the Hardware description language VHDL.
Students will apply their VHDL-Knowledge to specific lab-Problems, where they will work with suitable development boards. Students will implement VHDL-designs based on given problems onto the development-baords/FPGAs. Within this module development boards equipped with Xilinx FPGAs will be used.
Students will work in small tams in the lab Environment and will learn to solve problems in a team.
Within this module students will learn:
- how to analyze a specific digital circuit Problem
- how to design VHDL-Code in order to solve digital circuit Problems
- how to simulate their VHDL-Code
- how to synthesize their VHDL Code and to program an FPGA
- how to test and verify their VHDL-Code on an FPGA/development board
Angaben zum Inhalt
- synthesis of simple combinatorial logic in VHDL
- desgin of digital functions and function elements in VHDL using processes
- modelling of tri-state-elements and don't care states in VHDL
- design of finite state machines and synchronous counters in VHDL
- structured VHDL designs using main and sub modules
- Jürgen Reichardt, Bernd Schwarz: „VHDL Synthese – Entwurf digitaler Schaltungen und Systeme“, Oldenbourg Verl., 5.Aufl., 2009
- Pong P. Chu: “FPGA Prototyping by VHDL-Examples”, Wiley & Sons, 2008
Lehrformen der Lehrveranstaltungen
Arbeitsaufwand
4 SWS
5,0 Leistungspunkte
48 Stunden
102 Stunden
Modulprüfung
Sonstiges
Alle Laborberichte müssen durch Testat anerkannt sein. Nur dann gilt das Labor als bestanden.